Mentor Graphics Precision RTL Synthesis适应FPGA发展的新一代RTL综合器，具有非常直观的界面、准确的时序分析和先进的优化算法，能同时满足最佳设计结果和最短上市时间的要求。SDC格式的时序约束加上精确的时序分析引导优化，完成最具挑战性的设计。采用独特的ASE优化算法，自动实现状态机、跨层次和多余组合逻辑的优化；交互式精确时序分析和约束分析保证完美的结果，集成的原理图清晰地展示综合流程和特殊资源的利用并查询关键路径。主要特点：设计界面由流程步骤驱动；集成对主流布线器的接口；支持VHDL、Verilog、EDIF的任意组合； ASE优化，寄存器重定时、跨层次综合；多时钟、异步时钟分析 What-if时序分析；未约束分析 .